AI应用致复杂SoC需求暴涨，2.5D/Chiplet等先进封装技术的机遇和挑战445L-P2S2500YD

先进封装包括倒装焊、2.5D封装、3D封装、晶圆级封装、Chiplet等，过去几年我国先进封装产业发展迅猛。根据中国半导体协会的统计数据，2023年我国先进封装市场规模达1330亿元，2020年-2023年期间的年复合增长率高达14%。不过，目前国内先进封装市场占比仅为39.0%，与全球先进封装市场占比48.8%相比仍有较大差距，尚有较大提升空间。   受益于AI产业大发展，目前全球先进封装产能吃紧。随着AI、自动驾驶等应用对芯片性能要求越来越高，后续全球和中国先进封装产业仍有巨大的发展空间。在以“共筑先进封装新生态，引领路径创新大发展”为主题的第十六届集成电路封测产业链创新发展论坛(CIPA 2024)上，专设“芯片设计与先进封装技术专题论坛”，探讨先进封装的技术发展，以及先进封装如何赋能复杂SoC设计等产业前沿问题。   Chiplet技术创新的挑战  Chiplet是先进封装重要组成部分，通常被翻译为“芯粒”或“小芯片”，凭借高性能、低功耗、高面积使用率等优势，Chiplet被认为是延续摩尔定律“经济效益”的有效手段。  芯和半导体联合创始人&总裁代文亮博士指出，Chiplet让复杂SoC的创新速度明显加快。过往，传统SoC的迭代速度是18-24个月。在Chiplet技术的帮助下，科技巨头和芯片巨头每3个月，或者是每半年就会发布一款新品，创新速度明显提升。更为重要的是，Chiplet让算法的支持更加高效灵活，不需要全部推倒重来设计芯片，只需要替换其中的计算单元即可，显著提升了芯片创新对算法支持的普适性。  芯和半导体联合创始人&总裁代文亮博士   当然，作为芯片创新的革命性技术，Chiplet技术发展也面临着一些挑战，比如Chiplet在晶圆管理方面提升了连接复杂性、时间敏感性；管理多颗芯粒的规格可能给芯片良率带来一定的挑战；Chiplet在芯片制造方面的成本还需要得到优化等。  对此，代文亮博士特别提到了Chiplet设计的复杂性，涉及可行性、可优化性、可实现性等问题。他认为，Chiplet后期的发展模式Chiplet Store，满足连接标准的Chiplet都可以参与到复杂SoC创新中。以MCU厂商为例，原本MCU并不需要做大规模的复杂SoC，但是MCU是复杂SoC里重要的一部分，因此相关厂商可以将MCU打造成为满足连接标准的Chiplet。因此，对于Chiplet发展来说，生态系统是非常重要的，EDA、Fabless、IDM、晶圆代工厂要高效沟通，这也是芯和半导体打造Chiplet先进封装平台的主要原因。  进一步来看，要想高效利用Chiplet，离不开先进封装技术。Chiplet让芯片可分解成特定模块，按封装介质材料和封装工艺划分，Chiplet的实现方式主要包括以下几种：MCM、2.5D封装、3D封装。苏州通富超威半导体有限公司封装开发经理何志丹表示，无论是何种先进封装形式，要做的就是通过基板将Chiplet转移到PCB板上。目前，Chiplet是“以大为美”，封装尺寸越做越大，那么一个明显的问题就是翘曲。  苏州通富超威半导体有限公司封装开发经理何志丹   传统贴片机和回流焊的方式，翘曲只有10微米左右，挑战和影响并不大。在容纳Chiplet的大封装里，翘曲会达到150-200微米，因此传统的封装形式已经不适用于Chiplet。何志丹指出，目前新产品的基板层数达到20层，甚至会达到26-28层，这也就意味着翘曲将会出现更加严重的问题，给引线焊接带来了更大的挑战。应对翘曲，玻璃基板是一个非常好的方式，但玻璃基板依然在探索阶段。  大尺寸封装带来的第二个问题是散热。先进封装芯片在能满足高性能计算、人工智能、功率密度增长需求的同时，散热问题也变得更加复杂。因此，解决芯片封装散热问题是一项至关重要的任务。何志丹提到，今天我们听到芯片的功耗，很多是600W、800W，功耗是非常高的。将芯片做薄，提升铜层覆盖率是一个好的散热解决方案。但更大更薄的芯片就会产生更严重的翘曲，更加不利于焊接。通富超威半导体在解决散热方面的一个解决方案是在TIM材料上采用面积大、热度小的材料。